摩尔定律将死，韬定律登场：半导体产业的新旧交替

2026年5月26日，华为董事兼半导体业务部总裁何庭波在IEEE国际电路与系统研讨会（ISCAS 2026）上发表主旨演讲，抛出了一个在半导体圈引发震动的主张：摩尔定律作为一个产业契约，已经正式失效。她同时提出了一个新的演进框架——韬（τ）定律，主张用"时间缩微"替代"几何缩微"作为半导体产业下一阶段发展的指导原则。

这不是华为第一次在半导体议题上公开表态。但这一次不同：何庭波署名发表了一篇论文，《多层电子系统的时间缩微理论》，系统性地阐述了韬定律的理论框架，并在六年间381款量产芯片的数据基础上给出了实证支撑。

本文不打算只讲华为说了什么。更值得讨论的是：摩尔定律究竟是如何走向终点的？韬定律的核心逻辑是什么？两者之间的本质差异在哪里？以及，一个中国公司提出的产业定律，能走多远？

摩尔定律：六十年产业契约的兴衰

戈登·摩尔的原始洞察

1965年，戈登·摩尔（Gordon Moore）在《Electronics》杂志上发表了一篇仅三页的观察笔记。他注意到，集成电路上的晶体管数量大约每12个月翻一番，并预测这一趋势将持续。十年后，摩尔将周期修正为大约每两年翻一番——这成为后来被广泛引用的"每18个月翻番"的来源，尽管这并非他本人的原话。

摩尔的观察迅速超越了一个经验定律的范畴，成为整个半导体行业的规划基准。行业围绕这一预期建立了从工艺研发到系统设计的完整路线图：每18到24个月，新一代工艺节点带来更小的晶体管、更高的时钟频率、更低的每位成本。这种指数级的进步曲线被称为"摩尔定律"，尽管它从一开始就是一个描述性观察，而非物理定律。

1974年，罗伯特·登纳德（Robert Dennard）补充了关键的理论支撑。他的缩放理论证明，电压和几何尺寸可以按相同比例收缩，从而保持电场强度恒定。这意味着在缩放过程中，功耗密度保持不变，芯片可以在更高频率下运行而不过热。几何缩放与登纳德缩放联手，将半导体行业推入了一个长达近五十年的黄金时代：每代工艺带来约两倍的晶体管密度、约两倍的性能和约两倍的能效。

两条曲线的断裂

这条完美的指数曲线在2005年前后开始断裂。

首先是登纳德缩放失效。当晶体管缩小到深亚微米级别，漏电流成为无法忽视的问题。电压不再能按比例与尺寸一同下降——降得太多会加剧漏电，降得太少则功耗爆炸。“暗硅”（dark silicon）时代来临：芯片上同一时间只能有一小部分晶体管在最高频率下运行，其余部分必须关闭以控制功耗。

几何缩放延续了更长时间，通过FinFET（鳍式场效应晶体管）勉强支撑，继而是GAA（环绕栅极晶体管）架构。但当工艺节点跨过7nm门槛，物理限制变得无法绕过：速度饱和使晶体管延迟从与沟道长度成二次关系退化为线性关系；局部互连的寄生电阻和电容开始主导标准单元延迟预算；EUV光刻机的折旧成本开始主导晶圆成本；最关键的是——每晶体管成本曲线在某些节点上已经变平，甚至逆转上升。

今天，领先节点（如2nm）的芯片设计预算已超过每颗芯片10亿美元，维持过去五十年行业契约所需的资金规模已经是当年无法想象的量级。

摩尔定律的真正遗产

值得记住的是：摩尔定律从来就不只是关于几何的。

更小的晶体管确实切换得更快。更高的互连密度确实缩短了信号传输距离。更高的集成度确实减少了数据跨越的边界。但这些本质上都是时间的压缩——空间压缩只是达成时间压缩的手段。摩尔定律之所以对用户有意义，不是因为晶体管变小了，而是因为应用变得更快了。

这一洞察，是理解韬定律的起点。

韬定律：时间成为新的度量

问题的重构

华为的团队在2020年面临一个特殊困境：无法获取最先进的光刻节点。当行业普遍假设"下一代工艺节点会解决问题"时，这个假设对他们已经不再成立。

这种被迫的重新思考，带来了一个更根本的问题：如果不在节点上继续缩小，应该优化什么？

答案来自对"进步究竟意味着什么"的重新审视。华为半导体团队（以及后来的何庭波论文）得出的结论是：真正的优化目标不是空间，而是时间——具体来说，是一个跨越整个计算堆栈的特征时间常数 τ（tau）。

τ的物理学定义

论文给出的形式化定义是：

τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

τ是一个分层构造：晶体管层的τ、电路层的τ、芯片层的τ和系统层的τ，每层的时间常数由其下层的τ与该层引入的组织及通信开销共同决定。τ的工作空间跨越约十二个数量级的时间——从皮秒内的晶体管切换，到秒级响应的数据中心工作负载。

每一代优化的代际规则是：

τ_(n+1) = τ_n / α

其中缩放因子α与应用场景高度相关，而非一个通用常数：

这与摩尔定律的"放之四海而皆准"形成了鲜明对比。摩尔定律是一个单一的行业契约，而韬定律承认不同应用有不同的优化方向。

三项量产级验证

韬定律不是停留在理论层面的框架。论文给出了三项已量产验证的具体成果：

LogicFolding（逻辑折叠）

这是韬定律在移动SoC上的首个量产测试。其核心思路是：将数字、模拟和存储电路分区到垂直堆叠的有源层中，而非继续在平面上布线。关键路径上的门被分布到两个或更多垂直堆叠的层，通过超精细间距的混合键合连接。信号线长度大幅缩短，寄生RC急剧下降，时钟偏移减小。

在麒麟2026上，LogicFolding在固定器件节点上实现了：

• 55% 的晶体管密度阶跃提升
• 41% 的能效提升
• CPU性能核心频率恢复到3.1GHz

这些结果均在没有使用新光刻工艺的情况下达成，完全来自逻辑在三维空间中的拓扑重组。

统一总线（Unified Bus）

传统AI集群中，数据在不同协议层之间反复转换：PCIe到主机，NVLink在机箱内，以太网或InfiniBand在机箱间。每次协议转换都增加延迟、降低可靠性并抬高成本。

华为提出的统一总线用单一协议替代了这一堆栈，在机箱内外无缝运行——一个完全点对点架构，在整个系统中原生暴露内存语义。实测端到端远程访问延迟从TCP/IP堆栈典型的几十微秒降至约100纳秒，沿主要通信轴的系统τ减少了约500倍。

Hi-ONE（近封装光学引擎）

在AI芯片达到每颗Tb/s级别的数据传输需求时，铜缆在物理上变得不切实际——传输距离不足1米、热管理和电源传输余量耗尽。Hi-ONE将所需的SerDes传输距离从约100厘米缩短到约5厘米，每个模块提供8 Tb/s带宽，并将传输距离扩展到100米，使密集互连的千兆瓦级数据中心在物理上成为可能。

两种定律的本质对比

最核心的哲学差异

摩尔定律假设了一个单一的最优路径：把东西做小。行业围绕这个共识建立了从IDM到Fabless的分工体系，也建立了以节点纳米数为核心的竞争叙事。

韬定律的哲学更诚实：它承认"把东西做小"不是目的，只是手段。真正的目的是让系统变快——而让系统变快有无数种方法，从三维堆叠到新的互连架构，从近封装光学到内存语义优化。哪种方法最优，取决于具体应用。

这种框架转换的实际意义在于：竞争不再需要永远停留在光刻技术的前沿。封装、内存带宽、系统架构这些"后摩尔时代"的因素，从此有了与工艺节点平起平坐的战略地位。这对整个半导体产业格局的影响，可能比韬定律本身更深远。

韬定律能走多远？

这不是一个能够轻易回答的问题。

华为提出韬定律，有其独特的背景和利益考量。何庭波的论文坦诚地列举了多个开放挑战：EDA工具链需要从"2D优化"转向"多物理场3D原生"、晶圆间工艺变异带来的时钟分配问题、τ与能量消耗之间需要新的平衡框架、行业基准测试体系需要重新设计。论文本身也承认，这些挑战没有任何单一组织能够独自解决。

从产业政治的角度，一个由中国公司主导的新定律叙事，会遭遇天然的行业阻力。半导体行业的标准制定长期以来由美国和欧洲主导，一个来自华为的理论框架要成为行业共识，需要独立第三方的验证和接受——而这在当前的地缘政治环境下，是一条漫长的路。

但韬定律的核心洞察并非华为独创的发明。减少数据移动时间、增加内存带宽、通过三维集成弥补拓扑缺陷——这些方向在学术圈和工业界已被广泛讨论。韬定律的价值，在于将这些碎片化的优化努力收束到一个统一的框架下，并给出了量化验证。

摩尔定律的伟大之处，不在于它是"正确"的，而在于它足够简单、足够有用，成为了整个行业五十年共同遵循的规划基准。韬定律能否获得类似的地位，不取决于华为有多强烈地推销它，而取决于它能否在更多非华为的芯片上被验证有效。

总结

摩尔定律的终结不是一个突然的断裂，而是一个持续了二十年的渐进过程。它留下的最宝贵遗产不是指数级的性能提升，而是一个行业关于"进步"可以做什么样的计划。

韬定律是对这个问题的最新回答：进步不是把东西做到多小，而是把系统的等待时间压缩到多短。它提供了框架，也提供了方向，但也有足够的诚实承认自己尚未完成。

半导体产业是否准备好接受一个新定律？不是准备好与否的问题——物理限制已经替行业做出了选择。真正的问题是：这个新框架能否带来实质性的工程突破，还是最终只成为一个被广泛讨论但很少被真正遵循的愿景？

答案会在未来十年逐渐揭晓。而何庭波和华为已经在381颗芯片上给出了他们的初步证明。